功能菜单：ConstraintTools...
程序功能：ConstraintTools是规则设定助手工具，程序实现了如下的功能：
1、自动增加网络的POWER、CLK、DIFF100_PH、DIFF100_SP属性；
2、设置叠层结构和基础规则；
3、设置BGA规则区域属性；
4、设置BUSNAME，用于设置等长规则；
详细功能介绍如下：
1、自动增加网络的POWER、CLK、DIFF100_PH、DIFF100_SP属性
点击“SetProperties...”按钮，程序自动识别电源，时钟，差分网络。并且电源网络上增加“POWER”属性。在时钟网络上增加“CLK”属性。 在差分网络上增加“DIFF100_PH”，“DIFF100_SP”属性。
2、设置叠层结构和基础规则；
程序设置叠层结构和基础规则，是通过导入tech文件（allegro16.x为tcf文件）的方式进行。tech文件全部放在了YepDesigner安装目录\lib\techfile\目录下。
在使用程序之前需要设置tech文件的路径，以方便程序找到tech文件，操作方法如下：
点击“Setup/ User Preferences...”弹出UserPreferences Editor面板，选择Design_paths，设置techpath。
点击“Import/TechFile...”按钮，弹出“Techfile in”面板：
点击“Library...”按钮，弹出tech文件模板：
这里介绍一下，tech文件文件名的命名含义，文件名由四个部分构成：板层_叠层结构_基础线宽_基础线距。比如“4L_T_G_P_B_7_8.tech”，
4L：表示4层板；
T_G_P_B：表示叠层结构为，TOPGND PWR BOTTOM；
7：表示基础线宽为7MIL；
8：表示基础线宽为8MIL；
如果后面的2个字段是带M的，说明是毫米单位的，比如：0M175表示0.175MM。
比如，现在需要选择6层板，叠层结构为TOPGND1 SIG PWR GND2 BOTTOM，基础线宽为6MIL，基础间距为7MIL的叠层。在名称过滤窗口里面输入6*，筛选只有6层板的叠层数据，选择“6L_T_G1_S_P_G2_B_6_7”，按OK按钮，返回“Techfile in”面板，按“Import”按钮导入tech文件。导入完成后，叠层结构和PHYSICAL，SPACING的基础规则就设置好了。完成后，大家可以在这个基础上做一下根据板子的具体情况做一下规则的微调整，这里不再介绍。
这里介绍的是导入程序设定好的tech文件，当然也可以导入大家自己的tech文件。
程序在进行这步的时候，会顺带进行如下的操作。
设置Artworkformat格式为GerberRS274X；
设置Suppressshapes less than 60MILS或者1.5MM；
设置Usefixedd thermal width of：为15MILS或者0.4MM；
3、设置BGA规则区域属性；
在使用软件工具设置BGA器件规则区域之前，需要在BGA器件周围划出规则区域，因为软件是依据规则区域查找板上是否有BGA器件。当然，如果板上没有BGA器件，这一步就可以略去，无需设置了。在allegro 15.x系列软件，区域规则需要画在BOARDGEOMETRY/CONSTRAINT_AREA层，在allegro16.x系列软件，区域规则需要画在CONSTRAINTREGION/ALL。
BGA规则是通过软件自动生成setBgaProperty.tech文件，然后将其导入到allegro里面完成自动设置的。所以，为了软件可以找到setBgaProperty.tech文件，需要设置techpath路径的位置为：$techpath，表示当前目录。设置的方法上文已经有介绍，这里不重复了。
点击“SetBga Area...”按钮，完成BGA区域规则的自动设置。同时，顺带设置各层的默认的颜色。
4、设置BUSNAME，用于设置等长规则；
点击“SetBus Name...”按钮，软件提示选择一个symbol。通常情况下，设置等长网络是由一个芯片到另外一个芯片之间的等长，为方面设置busname我们通常选择pin数少的symbol。选择完成后，软件弹出面板：
左边的区域，会列出该芯片的所有的网络名称。
第一步：在Namefilter输入过滤信号；
第二步：点击“All->”按钮，将信号全部选到右边的框中；
第三步：输入BusName，点击“Create”按钮完成BusName建立。
