随着集成电路芯片构成的电子系统正在朝着大规模，轻巧小型化，高速度发展的同时，带来了一系列的问题。比如芯片体积不断越来越小导致的电路的布局布线叠层密度越来越大问题，集成电路输出的开关速度，芯片频率提高导致的信号完整性问题。跟随信号要求的速度越来越高，PCB上的传导线已经不能够单纯地看作简单的点对点连接线，而是具有了高频特性的传输线，出现了明显的反射特性，传输特性与串扰特性。那么在某种条件下，这样的情况就会破坏电路应有的时序，如果这些传输线没有能够得到合理的设计，将会导致电路的时序紊乱。

那么高速系统设计中工程师必须考虑信号互联的时序问题及串扰，传输线效应，信号延迟等信号完整性问题。为了解决高速信号互联中存在的这些问题结合市场上实际的应用习惯，我们选择了Cadence Sigrity系列仿真工具对高速信号进行深入剖析。Cadence Sigrity提供了信号完整性(SI)与电源完整性(PI)分析技术并且支持前仿真和后仿真的系统互联设计和分析环境。

让工程师能够在整个设计过程中解决高速问题，从而能够解决设计密度、复杂度和高速边缘变化率的不断提高而带来的问题。这种方法让设计不用在设计过程的后期进行耗时的仿真-修复-仿真的迭代。它还让工程师通过以制造容限来建立拓扑和模型进行分析从而使得产品的电汽性能最优化以及成本最小化。Cadence PCB SI&Sigrity让工程师能够在布线选择(规则)中,对电汽性能和可靠性的影响进行利弊权衡。一旦确定，会以这些最优约束来驱动PCB的物理布局和布线。综合的设计和分析环境让设计师不用转化设计数据库进行仿真。设计师还可以通过考虑封装设计对芯片间传输信号整体表现的影响，从而解决时序容限不断缩小的问题。该综合流程让设计师能够轻松执行对复杂高速PCB系统的布局前和布局后的模型提取与仿真验证。