? ? ? 命令:VerifyDesign…
Yep Checker是基于allegro设计平台的PCB审核工具,实现对allegro pcb设计结果的各方面审核功能。同时将所有功能集成到allegro环境中,提高软件了的审核操作性。软件集成了自动审核功能和人工交互审核的功能。极大的方便了对PCB的设计结果的审核,提高了PCB设计的一次成功率,缩短整体的研发周期和研发费用。
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Yep Checker程序DFM自动审核大项包括:
1、??走线审核
2、??过孔审核
3、??铜皮审核
4、??丝印审核
5、??阻焊审核
6、??钢网审核
主要从PCB制版方面,进行自动审核。
7、网表审核
8、布局审核
Yep Checker程序CFX交互审核大项包括:
1、??网表审核
2、??布局审核
3、??信号审核
4、??结构IDF输出
5、??器件高度报表
6、??布局布线相关交互审核
7、??丝印相关交互审核
8、??生产相关交互审核
交换审核功能中的视图面板部分,程序实现了审核的常用的层面控制和颜色组合显示的快捷功能包括:
1、各电气层面的快速显示;
2、丝印层面的快速显示;
3、阻焊层面的快速显示;
4、钢网层面的快速显示;
5、钻孔层面的快速显示;
6、pin number层面的快速显示;
7、布局相关层面的快速显示;
程序实现了自动搜索并高亮电源网络、时钟网络、差分网络的功能,便于人工对这些网络进行审核。
CFX交换审核功能中的互动面板部分,程序实现了如下的功能:
1、网表自动审核功能
2、两个brd文件的网表对比功能;
3、审核器件为何无法正常摆出;
4、器件焊盘的pin number号;
5、输出brd文件的telesis网表;
6、IDF数据和DXF数据自动输出;
7、器件高度审核功能;
8、输出无定义高度的器件;
9、输出所有器件的高度报表;
10、依据REF的前缀批量查看相关器件位置;
11、查看各层各线宽的信号线的分布情况;
12、查看焊盘和钻孔分布;
13、布局自动审核功能;
14、依据原理图的页面,按页进行布局审核;
15、依据器件的高度,进行高器件和周边矮器件距离审核;
16、逐一对电源网络进行审核;
17、逐一对时钟网络进行审核;
18、逐一对差分网络进行审核;
19、逐一对List列出的网络进行审核;
20、逐一对板上的网络进行审核;
21、输出电源网络名称List;
22、输出时钟网络名称List;
23、输出差分网络名称List;
24、丝印文字的outline边框;
25、Ref到器件之间的指示线;
26、输出器件的中心坐标报表
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Yep Checker程序报告实现了如下的功能:
1、网表中的单端网络
2、网表中两个pin器件的两端网络一样
3、网表中两个pin器件只有单pin连接
4、网表中单pin器件没有连接
5、网表中多pin器件只有单pin有网络或都没有
6、网表中相同value的器件用不同封装的器件
7、网表中非金属化孔被定义了网络
8、网表中只连接了电容的网络
9、丝印中PWA PWB编号
10、高度中为0高度的器件报表
11、高度中所有器件高度报表
12、输出网络过孔数详细报表
13、输出网络长度详细报表